設(shè)計時常常是低電平有效，本文講解一下內(nèi)因，大家有興趣的看看。
    事實上，它是由常用的電路結(jié)構(gòu)所決定的，低電平時電路往往有較高電平時更低的環(huán)路阻抗，而低阻抗則意味著抗干擾能力更強。結(jié)合實際講一個有用的例子來加深印象：
    我們有的同學(xué)可能已經(jīng)學(xué)習(xí)了這樣的一條PCB布線規(guī)則-----在條件許可的情況下，高電平有效線要盡量縮短，低電平有效的線則盡量延長----這一條規(guī)則的存在基礎(chǔ)就是基于低電平時環(huán)路阻抗比較低，抗干擾能力比較強才起來的。
    如OC或OD電路要控制一個電平就是通過它這個開關(guān)的通斷來實現(xiàn)的。有在上拉電阻的情況下，開關(guān)接通，得低電平;開關(guān)切斷，得高電平。這樣，為了防止電路失控的情況下仍然是有效電平，那么當(dāng)然是低電平有效才更“保險”了。結(jié)構(gòu)上，象OC電路那樣，由于集電極更難擊穿，所以，也更不容易損壞。
    對于其它圖騰柱輸出的電路，雖然0和1都有同樣的風(fēng)險，但應(yīng)用中還是有人愿意加一個上拉電阻，以取得類似OC或OD輸出的效果。至于為什么不采用下拉電阻而用上拉電阻，大家也可以分析一下。
    另一個方面是OC或OD輸出的電路，使用上拉電阻后具有節(jié)能的效果。因為關(guān)斷后它是具有獲得高電平時的電流幾乎為0。
    暫時想不到還有其它理由了，請了解的朋友們補充吧。